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Cadence推出全流數字和簽名表和驗證套件。
Cadence設計系統(tǒng)已經顯示，它的全流數字和signoff工具和Cadence驗證套件已經被優(yōu)化，以支持Arm Cortex-A75和Cortex-A55處理器，基于Arm的DynamIQ技術，Arm maligg72 GPU，是Arm為高端手機、機器學習和消費設備提供的最新產品。
為了加快Arm的最新處理器的使用，Cadence為Cortex-A75和Cortex-A55 cpu提供了全新的可定制的快速采用套件(RAKs)，其中包括動態(tài)iq共享單元(DSU)，它提供了cpu之間共享的3級緩存，以及為maligg72 GPU提供的一種可配置的RAK。
客戶已經在使用完整的數字和signoff流和Cadence驗證套件，將包含最新Arm皮質和Mali處理器的復雜系統(tǒng)(soc)帶出。
Cadence RAKs加速了物理的實現，signoff，并驗證了7nm設計，讓設計師能夠更快地將移動和消費設備推向市場。隨著新的RAKs的交付，Cadence也為Arm的IP實現提供了專門的技術支持，基于Arm和Cadence多年來的深度協(xié)作。
Cadence digital和signoff工具已經被配置為使用RAKs提供最優(yōu)的功率、性能和區(qū)域(PPA)結果，其中包括腳本、示例平面計劃和Arm的7nm IP庫文檔。全面的Cadence RTL-to-GDS流程整合了以下的數字和簽到工具:
創(chuàng)新實施系統(tǒng):統(tǒng)計芯片上的變異(SOCV)的傳播和優(yōu)化結果，改進了時間、功率和區(qū)域關閉的方法。
屬合成解決方案:Register-transfer level (RTL)綜合支持所有最新的7nm高級節(jié)點需求，并利用Innovus實現系統(tǒng)提供聚合設計閉包。
保形邏輯等價檢查(LEC):確保實現流程中邏輯變更和工程變更訂單(ECOs)的準確性。
保形低功耗:在設計的背景下，實現對權力意圖的創(chuàng)建和驗證，將低功率的等價檢查與結構和功能檢查相結合，以允許全芯片驗證高效的設計。
Tempus計時的Signoff解決方案:提供基于路徑的、Signoff -精確和物理感知的設計優(yōu)化，提供了最快的路徑。
Voltus IC電源完整性解決方案:在實現過程中使用靜態(tài)和動態(tài)分析，并確保最優(yōu)的功率分配。
Quantus QRC提取解決方案:滿足所有7nm先進節(jié)點要求，確保與最終硅的精確關聯(lián)。
“Cortex-A75和Cortex-A55處理器從edgeto -cloud提供分布式智能，并將它們與malig72 GPU配對，使消費者能夠在多種設備上高效地體驗令人印象深刻的圖形，”Nandan Nayampally副總裁兼總經理，計算產品組，Arm。“通過繼續(xù)與Cadence合作，交付新的數字實現和signoff RAKs，以及優(yōu)化Cadence驗證套件，我們的共同客戶可以快速集成和擴大他們針對下一代設備的差異化解決方案。”
對基于arm的設計進行優(yōu)化的Cadence驗證套件包括:
JasperGold正式驗證平臺:支持IP和子系統(tǒng)驗證，包括Arm AMBA協(xié)議的正式證明。
Xcelium并行邏輯模擬:提供生產驗證的多核模擬加速SoC開發(fā)和基于arm的設計的驗證。
Palladium Z1企業(yè)仿真平臺:包括與Arm快速模型集成在一起的混合技術，在低功耗的動態(tài)功率分析技術的基礎上，實現了多達50X的快速操作系統(tǒng)和軟件升級，以及高達10X的基于軟件的測試。
Protium S1 fpga原型平臺:與Arm DS-5結合的Palladium Z1企業(yè)仿真平臺，提供了預硅嵌入式軟件調試。
vManager計劃和指標:通過JasperGold平臺、Xcelium模擬、Palladium Z1平臺和基于arm的SoC驗證收斂的Cadence VIP解決方案進行的metric驅動驗證。
Perspec系統(tǒng)驗證人:提供其中用例驗證的PSLib Armv8架構,提供高達10倍的生產力的提高與典型的手動測試開發(fā)
Indago調試平臺:RTL設計、testbench和嵌入式軟件調試功能與Arm處理器同步，用于硬件和軟件的精確組合視圖。
Cadence驗證工作臺:集成了Arm Socrates包裝的Armv8 IP和VIP，用于快速SoC集成和UVM testbench組裝。
Cadence Interconnect工作臺:提供快速的性能分析，并驗證Arm CoreLink的互連智能。
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