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阿爾特拉發(fā)布新的100 g以太網(wǎng)和茵特拉肯IP核
阿爾特拉加強了其知識產(chǎn)權(quán),知識產(chǎn)權(quán)核心投資組合的四個新IP核心公司MegaCore IP庫。
這些新的IP核心包括超高性能和超低延遲茵特拉肯100克、100克以太網(wǎng),40 g以太網(wǎng)和10 g以太網(wǎng)IP。
核心是優(yōu)化提供高性能、低延遲和小資源利用率。數(shù)據(jù)中心和網(wǎng)絡(luò)設(shè)備的開發(fā)人員可以利用這些解決方案來提高系統(tǒng)帶寬,同時區(qū)分他們的端系統(tǒng)。茵特拉肯和以太網(wǎng)IP核,以及其他標(biāo)準(zhǔn)接口IP,目前可用的和完全支持最新版本的軟件v13.1第四的二世。
“通過專注于創(chuàng)新,我們打破了傳統(tǒng)障礙和權(quán)衡設(shè)計的同時降低延遲,提高性能和降低資源利用率,設(shè)置一個新的最佳實踐標(biāo)準(zhǔn)在設(shè)計高性能IP核心,”David Kehlet說IP設(shè)計副總裁阿爾特拉。“向前,我們的客戶將會繼續(xù)看到這些最佳實踐實現(xiàn)為我們發(fā)布新的和重構(gòu)IP核。”
所有IPs MegaCore IP庫中包括在硅驗證和演示。IP核交付15%的時間余地快定時關(guān)閉,這讓客戶快速集成多個IP核設(shè)計。新茵特拉肯和以太網(wǎng)IP核進行了優(yōu)化用于Altera FPGA的高性能Stratix V以及未來一代10 FPGA和soc。客戶今天通過早期訪問軟件使用這些在20 nm Arria 10 fpga IP核。
新的IP核包含在MegaCore IP庫包括:
低延遲100 g茵特拉肯IP核心——這一流IP核心利用軟電腦提供往返延遲200 ns。
低延遲100 g以太網(wǎng)IP核心——這一流IP核心是最小的100 g以太網(wǎng)核心,在55%小于現(xiàn)有的100 g以太網(wǎng)IP行業(yè)領(lǐng)先的往返延遲160 ns,使其比競爭更低的延遲70% 100 g以太網(wǎng)IP核。
低延遲40 g以太網(wǎng)IP核心——小40%和40%低延遲比現(xiàn)有40 g以太網(wǎng)IP核。
低延遲10 g以太網(wǎng)IP核心——小20%和20%低延遲比任何現(xiàn)有的10 g以太網(wǎng)IP核。
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