撥碼開關(guān)華為,阿爾特拉混合,記憶在2.5 d FPGA器件
位于加州圣克拉拉的。——華為和阿爾特拉將包一個(gè)FPGA和廣泛的I / O內(nèi)存2.5 d硅插入器為了打破內(nèi)存帶寬限制在通信系統(tǒng)。這項(xiàng)技術(shù)提出了棘手的挑戰(zhàn)但可能成為至關(guān)重要的網(wǎng)絡(luò),華為的資深科學(xué)家說。撥碼開關(guān)
這個(gè)新設(shè)備,在只工作約三個(gè)月,將大大減少空間的同時(shí)提高性能董事會(huì)。“2.5 d硅interposers似乎最適合網(wǎng)絡(luò)海外實(shí)際上是關(guān)鍵任務(wù),”安瓦爾·a·穆罕默德,一個(gè)高級(jí)職員科學(xué)家包裝工作在華為美國研發(fā)中心在這里。
一年前,Xilinx宣布其迄今為止最密集的FPGA使用多個(gè)模并排在2 5 d硅插入器。當(dāng)時(shí)Xilinx談到偉大的興趣從網(wǎng)絡(luò)公司的技術(shù)和關(guān)于未來產(chǎn)品計(jì)劃,聯(lián)合fpga和記憶。
華為花了一年多時(shí)間評(píng)估多達(dá)九方法在選擇2.5 d硅插入器。除了阿爾特拉,華為正在與Tezzaron,eSilicon和新加坡微電子研究所的項(xiàng)目(在下面描述)。
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新的2.5 d設(shè)備將取代十到二十DDR記憶和ASIC用于當(dāng)前華為系統(tǒng),節(jié)省近18%在董事會(huì)空間和帶寬每瓦特的三倍。寬闊的IO組件將支持8個(gè)128位的渠道,和FPGA將包括華為的邏輯,一個(gè)一種總線標(biāo)準(zhǔn)快速的塊,和至少三個(gè)3 Gbit / s并行轉(zhuǎn)換器鏈接。
“我們的數(shù)量是固定的,而是線卡你想把越來越多的功能,所以2.5 d是一個(gè)強(qiáng)大的工具,”默罕默德在一個(gè)主題發(fā)言說這里。“有一個(gè)潛在的成本降低我們結(jié)合更多的功能,盡管最初它會(huì)更昂貴,”他說。
通訊公司依靠更快的并行轉(zhuǎn)換器來加速數(shù)據(jù)存儲(chǔ)器,但并行轉(zhuǎn)換器收益來得緩慢與最新的加工技術(shù)。“舊的解決方案是不工作了,”默罕默德說。
華為和合作伙伴還有很多挑戰(zhàn)解決使他們的2.5 d設(shè)計(jì)可行。硅interposers仍相對(duì)昂貴,和更低的成本玻璃和有機(jī)選項(xiàng)尚未準(zhǔn)備好使用。工程師缺乏認(rèn)識(shí)好死,2.5 - d CAD工具,足夠的可靠性數(shù)據(jù),以及策略進(jìn)行測(cè)試,返工和熱管理。撥碼開關(guān)
此外,2.5 - d供應(yīng)鏈仍不成熟,缺乏選項(xiàng)。投資回報(bào)率的計(jì)算仍不清楚,太。
“有許多未知數(shù),所以它將不會(huì)完全令人驚訝如果不成功”,穆罕默德說,他呼吁更多的競(jìng)爭(zhēng)前研究。“讓我們分享想法,確保技術(shù)成功,”他說。撥碼開關(guān)
這個(gè)2.5 d方法被視為一個(gè)過渡到全3 d成堆的芯片與通過硅焊。就在兩個(gè)星期前一位分析師推測(cè)Altera下降的財(cái)務(wù)結(jié)果是由于減少FPGA設(shè)計(jì)從華為。
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